《半導體》日月光推IDE提升封裝設計效率 週期最高可縮短50%

強化整合設計生態系統的特色是跨平臺互動，包括圖面設計和驗證，先進多重佈線層(RDL)和矽高密度中介層(Si Interposer)自動繞線，運用嵌入式設計規則查驗(DRC)和封裝設計套件(Package Design Kit，簡稱PDK）到設計工作流程中。例如，Fan Out Chip on Substrate-Chip Last(FOCoS-CL)封裝的設計週期時間縮短約30~45天，突破設計週期限制，完成重要的里程碑。

日月光整合設計生態系統非常適合優化VIPack結構設計，針對人工智慧和機器學習、高性能運算、5G通信網路、自動化駕駛和消費性等電子產品的。

現今的半導體技術路線圖涵蓋着複雜的性能要求，進而驅動先進封裝的發展趨勢，同時也帶來特有的封裝設計挑戰。小芯片(chiplet)和異質整合的發展正催生技術界限的拓展，增加對創新設計流程和電路級模擬的需求，以加速完成複雜的設計。日月光推出整合設計生態系統，以應對其VIPackTM平臺技術的設計挑戰，並縮短客戶上市時間的同時，大幅提高了設計效率和質量。

日月光整合設計生態系統減少整體設計週期時間，採用兩種協同的工作流程，爲跨平臺互動(圖面設計和驗證)、高密度中介層(先進晶圓多重佈線RDL與矽中介層Si interposer)自動繞線。

跨平臺互動(圖面設計和驗證)，日月光與領先的EDA工具供應商合作，解決在不同平臺上運作時可能出現的軟件和格式兼容性問題。因此，圖面設計和驗證在設計工作流程中都是不可少的，但卻是耗時的疊代過程。設計的複雜性可能導致在第一次設計版面中出現成千上萬的驗證錯誤。需要花費人力和時間，在整個設計和驗證階段中持續和反覆來解決每個錯誤。日月光已經簡化多個EDA供應商之間的兼容性，以簡化圖面設計和驗證過程，縮短50%的週期時間。

高密度中介層(先進晶圓多重佈線RDL與矽中介層Si interposer)自動繞線，在先進晶圓級RDL/Si中介層設計圖面階段加入自動繞線和嵌入式設計規則查驗，許多工作可以自動化進行，進而使週期時間縮短50%。隨着設計過程擴展到矽和基板之外，需要運用新方法來增強設計效能與電性性能，才能在晶圓級RDL或Si中介層中成功設計信號與電源系統佈局。